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EDA-Software

Benutzerumgebung | Synopsys | Cadence | Altera

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Benutzerumgebung

Um die Initialisierung der Werkzeuge zu vereinfachen, gibt es Shellscripte für bash/sh oder tcsh/csh, die die benötigten Suchpfade und Umgebungsvariablen setzen:

source $tamsSW/profile.d/edaSetup.sh [tool-list]

source $tamsSW/profile.d/edaSetup.csh [tool-list]

Die Skripte können entweder interaktiv (parameterlos) benutzt werden oder die gewünschten EDA-Pakete als Argumente enthalten. Der jeweilige Befehl zum Aufruf der Online-Dokumentation wird bei der Initialisierung der Umgebung ausgegeben. Weitere Informationen zu den am Arbeitsbereich vorhandenen EDA-Programmen von Andreas Mäder

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Synopsys

Beschreibungen zur Synthese von Gatternetzlisten aus VHDL- / Verilog-Code. Die aktuelle Version nutzt Design Vision als grafische Oberfläche, während sich die älteren Texte auf den Design Compiler beziehen.

v2013.03

• "VHDL-Synthese" (1012Ki pdf)
  Zielbibliothek: AMS

v2005.09

• "VHDL-Synthese" (994Ki pdf)
  Zielbibliothek: AMS

v2002.05

• "VHDL-Synthese" (125Ki pdf) (38Ki ps.gz)
  Zielbibliotheken: AMS und ES2 Standardzell- / Altera und Xilinx FPGA-Entwurf

v3.4a

• "Synthese von Gatternetzlisten aus VHDL-Beschreibungen" (79Ki pdf) (46Ki ps.gz)
  'alte Version' von "VHDL-Synthese" für ES2, mit Edif-Datentransfer

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Cadence

Da neben dem aktuellen AMS Hit-Kit teilweise auch die "alten" ES2 Design-Kits unterstützt werden, ist bei den aktuellen Versionen jeweils ein Verweis auf die Design-Kits vorhanden.

Incisive12.1

• "Simulation von Gatternetzlisten - VHDL- und Mixed-mode" (165Ki pdf)
  Prozess: AMS

IUS5.5/LDV5.1

• "VHDL- und mixed-mode Netzlistensimulation" (106Ki pdf)
  Prozess: AMS

LDV3.4

• "VHDL- und mixed-mode Netzlistensimulation" (101Ki pdf) (32Ki ps.gz)
  Prozess: AMS

IC6.1.31

• "Cadence Grundlagen" (812Ki pdf)
  DFII-Einführung, Prozess: AMS
• "Full-Custom Design" (1373Ki pdf)
  Prozess: AMS

IC5.1.41

• "Cadence Grundlagen" (490Ki pdf)
  DFII-Einführung, Prozess: AMS
• "Full-Custom Design" (830Ki pdf)
  Prozess: AMS
• "Layoutsynthese" (1055Ki pdf)
  Prozess: AMS

IC5.0.33

• "Cadence Grundlagen" (480Ki pdf)
  DFII-Einführung, Prozess: AMS
• "Full-Custom Design" (965Ki pdf)
  Prozess: AMS
• "Layoutsynthese" (1176Ki pdf)
  Prozess: AMS

IC4.4.2

• "Cadence Grundlagen" (256Ki pdf) (89Ki ps.gz)
  DFII-Einführung, Herstellerunabhängig (AMS und ES2)
• "Full-Custom Design" (106Ki pdf) (51Ki ps.gz)
  Prozess: ES2 und AMS
• "Layoutsynthese" (102Ki pdf) (30Ki ps.gz)
  Prozess: ES2
• "Platzierung & Verdrahtung von Standardzellen" (187Ki pdf) (74Ki ps.gz)
  Prozess: AMS 2-Metalllagen (cub) - veraltet, da Cell-Ensemble aktuell nicht mehr unterstützt wird!

v9502 - ganz alte Version...

• "DFII-Einführung" (190Ki pdf) (83Ki ps.gz)
  Herstellerunabhängig (ES2)
• "Full-Custom Layout" (89Ki pdf) (47Ki ps.gz)
  Prozess: ES2
• "Layoutsynthese" (79Ki pdf) (45Ki ps.gz)
  Prozess: ES2
• "Datentransfer: Synthese-Layout / Plazierung & Verdrahtung" (116Ki pdf) (63Ki ps.gz)
  Prozess: ES2

Allgemeines

• "Cadence 97A Information" (51Ki pdf) (33Ki ps.gz)
  Erste Schritte zur Benutzung des "alten" Design-Kits zusammen mit der neuen Cadence Version...

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Altera

• "AHDL Altera HDL" (100Ki ps.gz)
  Bescheibung der Hardwarebeschreibungssprache mit Beispielen
• "A2VHDL-Kurzanleitung" (63Ki ps.gz)
  Einführung in die Simulation von Altera AHDL Designs mit Synopsys VSS.