Platzierung und Verdrahtung
Die Kosten für integrierte Schaltungen wachsen überproportional mit der verbrauchten Chipfläche. Daraus resultiert das Besteben, durch immer bessere Algorithmen zur Anordnung und Verdrahtung der benötigten Komponenten den Flächenbedarf zu minimieren.Außerdem gewinnen mit zunehmender Miniaturisierung der CMOS Technologie die Leitungslaufzeiten gegenüber den Gatterverzögerungen immer mehr an Bedeutung - und sind ab der 0.5 Mikrometer Technologie der dominierende Faktor für die Gesamtverzögerung und damit die maximale Taktfrequenz der Schaltungen.
Dazu wurden am Arbeitsbereich TECH zwei verschiedene Ansätze zur Platzierung und Verdrahtung untersucht:
Over-the-Cell Routing
Fortschritte in der Fertigungstechnologie haben nicht nur zu einer Verkleinerung der Abmessungen der Komponenten geführt, sondern erlauben auch zusätzliche Verdrahtungsebenen. Waren bisher nur zwei bis maximal drei Metallisierungsebenen auf einem Chip möglich, so sind durch ausgeklügelte Verfahren zum Ausgleich von Höhenunterschieden über den Komponenten heute bereits vier Verdrahtungsebenen möglich.Dies erlaubt es, einen Großteil aller Verbindungsleitungen nicht neben sondern über den Transistoren ("over-the-cell") zu führen, und damit die benötigte Fläche stark zu reduzieren. Ein derartiger Router für eine Vier-Ebenen Verdrahtung wird derzeit am Arbeitsbereich entwickelt.
