Segment

Spezifikation

Im Rahmen eines Entwurfsprojektes wurde die Hardwarearchitektur für die Realisierung eines speziellen Segmentierungsverfahrens entwickelt. Der dabei verwendete Algorithmus erzeugt eine hierarchisch aufgebaute Bildpyramide, wobei die Bildung der einzelnen Bildsegmente in einem iterativen Verfahren stattfindet.

Der Kern der Funktion ist als interne Pipeline realisiert (VHDL-Beschreibungen) und läuft (nach den Syntheseregebnissen) mit Taktraten von ca. 100 MHz.

Für die Speicherung der Daten ist ein Speicherinterface zur Ansteuerung eines externen Bildspeichers vorgesehen