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Description
Ein einfaches 4-bit Register.
Es ist aus vier parallelgeschalteten vorderflankengesteuerten
D-flipflops aufgebaut.
Bei der steigenden Flanke (0-1 Wechsel) des Taktsignals am Eingang C
werden die zu diesem Zeitpunkt an den Dateneingängen D0..D3 in die
Flipflops übernommen und dort bis zur nächsten Taktvorderflanke stabil
gespeichert.
Die gespeicherten Werte werden über die Ausgänge Q0..Q3 ausgegeben.
Der zusätzliche Reseteingang r dient zur Initialisierung des Registers. Solange am Reseteingang r der Wert 1 anliegt, werden die Flipflops zurückgesetzt (Q0..Q3=0000).
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