• Versuch 1 (150k pdf) (126k ps.gz)
  Full-Custom Design - "Logikgatter"
  Inverter-Folien (230k pdf) (10k ps.gz)
• Versuch 2 (354k pdf) (180k ps.gz)
  Full-Custom Design - "dynamische Register"
• Versuch 3 (95k pdf) (85k ps.gz)
  Full-Custom Design - "Ein bitserieller Vergleicher"
• Versuch 4 (81k pdf) (64k ps.gz)
  VHDL Standardzell Entwurf - "Schaltnetze und Schaltwerke - Simulation"
• Versuch 5 (69k pdf) (18k ps.gz)
  VHDL Standardzell Entwurf - "Schaltnetze und Schaltwerke - Synthese"
• Versuch 6 (85k pdf) (48k ps.gz)
  VHDL Standardzell Entwurf - "Entwurf einer Weckuhr"
• Versuch 7 (230k pdf) (65k ps.gz)
  VHDL Standardzell Entwurf - "Eine DCF77 gesteuerte Weckuhr"

• "VHDL Kompakt" - die Syntax und viele VHDL Beispiele, 124 Seiten.
• "VHDL Einführung" Foliensatz, 28 Seiten
• VHDL-Beispiele und "Templates" zu den Versuchen 4-7

Hamburg VHDL Archive
VHDL International [VI]

• "Cadence Grundlagen" (480k pdf)
• "Full-Custom Design" (965k pdf)
• "Layoutsynthese" (1176k pdf)
• "VHDL-Synthese" (125k pdf)
• "VHDL- und mixed-mode Netzlistensimulation" (109k pdf)

Altera
Cadence
Synopsys

Um die Initialisierung der Werkzeuge zu vereinfachen, gibt es ein zentrales Script (csh), das die benötigten Suchpfade und Umgebungsvariablen setzt. Es kann entweder interaktiv benutzt werden oder die Eingaben als Argumente beinhalten:
source ~maeder/design.Setup [tool-list]

Diese kann entweder mit Platzierungs- und Verdrahtungswerkzeugen in ein abgabefertiges Layout umgesetzt werden - eine spätere Prototypenfertigung ist im Rahmen des EUROPRACTICE-Projektes möglich - oder aber die Schaltung wird als FPGA (programmierbarer Baustein) implementiert.

Zusätzlich werden einige Versuche mit einem Full-Custom Layouteditor durchgeführt, um neben der Arbeit an einem Standardzell-Entwurfssystem auch Einblick in die elektrische Ebene des IC-Layouts zu gewinnen.